Register Latch Enable

Gambar 4-6.7 merupakan Data Latching Register yang menggunakan D-FF (D Latching Flip-flop), berikut memberikan ilustrasi register 4-bit latching dimana clock disambungkan sacara parallel untuk setiap D-FF, dengan demikian saat clock pada kondisi High maka output mengikuti logika input dan saat clock berubah dari High ke Low output D-FF memegang kondisi logika input tersebut. Pada kondisi clock Low walaupun input datanya berubah-ubah tetap tidak berpengaruh terhadap output.

---

Share : Facebook Twitter Google+ Digg

Jika Anda menyukai Artikel di blog ini, Silahkan klik disini untuk berlangganan gratis via email, Anda akan mendapat kiriman artikel setiap ada artikel yang terbit di Our Akuntansi